새로운 프로세스를 생산 라인에 도입할 때 특히 중요한 요소 중 하나는 그 기초가 되는 IP 설계(최소한 표준 셀과 SRAM 메모리 설계)입니다. 오늘날의 디지털 설계에서는 IP 결합에 합성 및 자동화 배치 배선을 이용하는 것이 유력한 방법이 되고 있습니다. 이러한 구성 요소가 존재한 상태에서 충분히 특성화가 완료될 때까지 회로 설계 작업을 먼저 진행하기는 거의 불가능합니다. 따라서 이러한 라이브러리를 만드는 작업 과정을 실제 설계에 사용할 수 있도록 하는 것은 특히 중요한 단계입니다.

고급 FinFET 프로세스에서 이러한 셀의 설계는 고도로 정형화할 수 있으나, 그 생성 작업의 대부분은 수동으로 이루어지고 있습니다. 실바코가 제공하는 레이아웃 환경에서는 대부분에 이러한 작업을 사용할 수 있습니다. 전체 3D 필드 솔버를 사용하여 정밀 추출을 실행함으로써 표준 셀과 SRAM 메모리의 어느 쪽이든 매우 정확한 기생 값을 얻을 수 있습니다. 설계의 기타 부분은 거의 모두 이 기초를 기반으로 만들어지기 때문에 정확한 값을 얻는 것은 지극히 중요합니다. 그렇지 않은 경우, 오류가 다른 부분에 전파됩니다.

오늘 날의 표준 셀에는 엄청난 수의 프로세스 코너에서 특성화 할 필요가 있으며, 그 자동화가 요구되고 있습니다. 전체 표준 셀 라이브러리를 특성화하는 데에는 25,000번의 시뮬레이션을 실행해야 하는 경우도 있을 수 있습니다. 실바코가 제공하는 환경에서는 표준 셀과 SRAM 각각의 특성화를 자동화할 수 있습니다. SRAM(또는 다른 대규모 추출 넷리스트)의 전체 시뮬레이션용으로 대용량 병렬 SPICE 시뮬레이터를 사용할 수 있습니다.

또, 서로 다른 설계 환경의 상호 운용을 간단하게 할 수 있는 OpenAccess를 지원하고 있으며 다양한 설계 환경을 결합하여 실제 IP설계 및 SoC 설계를 실시하는 것이 가능합니다. FinFET 노드(16nm)는 SPICE 시뮬레이션 정확성을 위해 파운드리 파트너와 함께 모델도 함께 검증합니다.

AccuCore에 의한 메모리의 특성화

앞선 프로세스에서는 드라이브 버퍼 용량을 크게 해도 최소 폭의 금속 배선에 과부하가 걸릴 수 있으므로 블록 레벨 설계와 풀 칩 레벨 설계의 어느 경우에도 파워 해석, EM/IR분석, 열 해석을 하는 것이 매우 중요합니다. 실바코의 신뢰성 분석 툴은 TSMC에 인증된 툴이지만, 어떤 파운드리에도 대응하고 있습니다.

 

InVar Power/EM/IR/Thermal에 의한 해석

 

Capabilities

3D RCX
  • SRAM 및 표준 셀에 대한 3D 기생 추출
SPICE Simulation
  • 추출된 포스트 레이아웃 넷리스트를 위한 대용량 병렬 SPICE
  • FinFET 노드의 TSMC 모델 인증
  • 분산 몬테카를로 분석
  • 자동화 된 표준 셀 특성화
  • 자동화 된 SRAM 특성화
Variation Analysis
  • bitcell (7ó), 센스 엠프, 어레이용 하이시그마 분석
  • 복수의 결함 영역, 바이너리/ 바이모달 분포, 비선형 행동에 대응
  • 표준 셀 라이브러리의 통계 기능 검증
  • 시뮬레이션의 실행 횟수를 줄이는 고속 몬테카를로 분석, ADC를 위한 로컬 불일치 분석
  • 신속한 설계 반복을 위한 통계적 코너
Custom Design
  • 다양한 파운드리 PDK의 광범위한 지원
  • OpenAccess iPDK 지원
  • 풀 커스텀 레이아웃
  • 통합 된 추출 및 DRC/LVS
Extracted Netlist Analysis & Reduction
  • 기생 리덕션
  • 설계 분석
  • 추출 넷리스트와 기생의 비교
Invar
  • 블록 레벨에서 Full-chip 레벨까지 분석 가능
  • 정밀 SPICE 시뮬레이션이 가능
  • TSMC 인증
  • 타사 툴과의 통합