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PDK Development Services

파운드리-특정 모델, 심볼, 룰 파일, 파라미터화 셀(P-cell)을 제공하는 완전한 PDK 개발 서비스

커스텀 IC 디자인 서비스의 EDA 툴

  • Gateway 스키매틱 에디터
  • SmartSpice 회로 시뮬레이터
  • Expert 레이아웃 에디터
  • Guardian DRC/LVS/LPE
  • HIPEX Full-chip 기생 추출
  • JavaScript/Lisa 스크립트 언어

SmartSpice Analog Circuit Simulator SrmartSpiceRF Harmonic Balance Based RF Simulator Harmony Analog/Mixed-Signal Simulator Gateway Schematic Editor and Schematic Viewer Expert Layout Editor Guardian DRC/LVS/NET Physical Verification QUEST 3D RF Passive Device Modeling CLEVER RC Extractor for Realistic 3D Structures HIPEX Full-Chip Parasitic Extraction

PDK 개발 서비스 납품 관련 정보

스키매틱 심볼Gateway 스키매틱 에디터에서 사용되며 Expert 레이아웃 편집기에서 P-Cell 호출 시 사용됩니다. 트랜지스터 레벨의 시뮬레이션에서 표준 동작을 보증하기 위해 SPICE 모델을 이용해 검증되고 있습니다.

SPICE 모델 – 파운드리가 규정한 공정 코너 (온도, 전압, 공정)에 대해서 SmartSpice 회로 시뮬레이터로 검증 된 SPICE 모델 파일입니다. 실바코는 웨이퍼 또는 측정 데이터에서 모델을 추출하여 각 소자의 측정 데이터 vs 시뮬레이션 데이터에 대한 자세한 보고서를 제공합니다.

레이아웃 기술 파일 – 각 프로세스 레이어에 대해서 GDSII 레이어를 연결하는 레이아웃/검증 툴을 위한 레이어 파일입니다. 또한 GDSII 레이어의 색상과 사용자의 커스터마이즈가 가능한 레이아웃 툴의 단축키를 설정하는 파일입니다.

룰 파일Expert 레이아웃 에디터, Guardian DRC/LVS/LPE 툴, Hipex Full-chip Parasitic 추출 툴에서 사용되는 형식으로 인코딩한 레이아웃 규칙을 포함합니다.

P-Cell –애노테이트 된 회로 소자를 Expert 레이아웃 편집기에서 자동으로 생성 가능합니다.

PDK 개발 서비스에 필요한 파운드리 설계 데이터

  • 파운드리에서 제공하는 웨이퍼 (테스트 칩 데이터 또는 전체 코너 데이터에 대한 측정 결과를 포함), 공정 관련 파라미터의 변동 및 모델 검증을 위한 테스트 회로 넷리스트
  • 저항, 캐패시터, 다이오드, NMOS/PMOS 트랜지스터, NPN/PNP 바이폴라 트랜지스터, 인덕터, 바랙터 등 대상 소자에 대한 사양, 레이아웃 예, 스크립트, 파라미터화 셀의 명세
  • DRC, LVS, LPE 룰 문서 및 DRC, LVS, LPE 데크 (예. Cadence사의 Dracula™) 기술 파일, 표시 설정 파일 및 고객이 사용하는 파운드리 및 데이터를 준비하기 위한 스크립트 또는 유틸리티
  • 전기적 파라미터, 노이즈, 매칭, 검증 및 신뢰성 데이터 등에 관한 공정/설계 문서
  • 공정 옵션을 포함한 레이어에 관한 공정 사양

실바코의 PDK 기반 EDA 툴 플로우: 회로 설계에서 레이아웃 최종 시뮬레이션까지

A. Gateway 스키매틱 에디터를 사용하여 PDK 심볼로 표시 된 밴드갭 회로.

 

B. Expert 레이아웃 편집기를 사용하여 직선으로 인스턴스화 되어 최종 레이아웃으로 배치 된 P-Cell C. SmartSpice를 사용하여 추출 된 밴드갭의 온도 의존성 시뮬레이션.

Rev 082610_12