S-Pisces는 드리프트-확산과 에너지 밸런스 수송 방정식을 접목한 실리콘 기반 기술용 고급 2D 소자 시뮬레이터입니다. 표면/벌크의 이동도, 재결합, 임팩트 이온화, 터널링 모델을 포괄하는 다양한 물리 모델을 이용할 수 있습니다. MOS, 바이폴라, BiCMOS 기술에 일반적으로 적용합니다. 모든 물리 모델은 딥 서브마이크론(deep submicron) 소자, SOI 소자, 비휘발성 메모리 구조까지 확장되었습니다.

측정할 수 있는 전기적인 파라미터를 모두 계산할 수 있습니다. MOS 기술에서, 게이트/드레인 특성, 문턱 전압 이하의 누설, 기판 전류, punchthrough 전압을 포함합니다. 바이폴라 기술에서, Gummel 플롯과 포화 곡선을 예측할 수 있습니다.

기타 산출할 수 있는 주요 특성은 항복의 성질, 킹크, 스냅백 효과, CMOS 래치업, 보호(guarding) 항복 전압, 저온/고온 동작, AC 파라미터, 내부 스위칭 시간을 포함합니다.

완벽한 MOS 특성화

0.3µm MOSFET의 전자 온도 분포. 임팩트 이온화율은 캐리어 온도에 의존합니다.
Athena 공정 시뮬레이터에서 시뮬레이션한 LDD MOSFET 구조와 Atlas에 직접 임포트한 최종 구조. 전기장의 분포가 플롯에 나타납니다.

 

에너지 밸런스와 고전적인 드리프트-확산 모델로 계산한 MOSFET의 기판 전류. 기생 바이폴라에 의해 발생한 항복 곡선의 스냅백 시뮬레이션.

 


MOS 캐패시터에 대한 게이트의 C-V 플롯. 고주파와 저주파 응답이 모두 표현되어 있습니다.

 

시뮬레이션한 ID-VD와 ID-VGS데이터. 등가의 BSIM3 또는 BSIM4 Spice 모델을 추출하기 위해, 이러한 특성을 Utmost에 로드할 수 있습니다.

 

완벽한 바이폴라 특성화

S-Pisces는 바이폴라 소자의 모든 퍼포먼스를 시뮬레이션합니다. Gummel 플롯과 Ic vs. VCE비교 등의 DC 특성을 쉽게 시뮬레이션합니다. 내부 스위칭 속도 및 fT vs. Ic 비교 등의 과도 계산을 S-Pisces의 타임 도메인 모드에서 수행합니다.

IC-VCE 특성 시뮬레이션. Gummel 플롯 (IC 및 IB 와 VB 비교)과 전류 이득, IC 비교 시뮬레이션

 

베이스 전압을 인가했을 때, 과도 해석을 수행한 바이폴라 트랜지스터의 내부 스위칭 속도 임의의 고주파에 대한 AC 퍼포먼스의 특성을 얻을 수 있습니다. 위 그림은 컷오프 주파수(fT)를 콜렉터 전류의 함수로서 나타냅니다. 또한, 전류 이득과 기타 RF 성능 지수를 주파수에 대하여 표현할 수 있습니다.

 

Athena에서 시뮬레이션하여, Atlas에 임포트한 바이폴라 트랜지스터. 콜렉터와 베이스 컨택에 전압을 인가하여, 트랜지스터를 동작합니다. 그림은 소자가 동작할 때의 전자 분포 및 전류 벡터를 표현합니다. S-, H-, Y-, Z-, ABCD- 파라미터 해석을 지원합니다. 위 그림은 S11과 S22 파라미터로 스미스 차트를 나타냅니다. TonyPlot은 S-파라미터를 스미스 차트와 폴라 플롯으로 표현합니다.

 

Advanced Device Structures

S-Pisces는 SOI 트랜지스터에 빠르고 강력한 시뮬레이션을 제공합니다. 고급 수치 기법을 채용하여, 킹크 효과 등의 모든 SOI 특성을 빠르게 계산합니다. 위 그림은 박막 SOI 트랜지스터에서 임팩트 이온화 율과 전류의 흐름을 나타냅니다.
위 그림은 킹크 효과와 항복을 표현한 상기 소자의 ID-VD 특성을 나타냅니다.

 

위 그림은 파워 DMOS 소자에서 on/off 상태의 전자 분포를 비교합니다. 왼쪽 그림은 게이트 전압을 0으로 설정한 off 상태를 나타냅니다. 오른쪽 그림은 문턱 전압 이상에서 게이트 전압 우물을 가집니다. 채널 표면에서 반전층을 뚜렷하게 확인할 수 있습니다.

위 그림은 하이브리드 소자의 예로서, IGBT(insulated gate bipolar transistor)를 나타냅니다. on 상태의 전위와 전류 흐름을 표현합니다. 각 라인 사이의 전류 밀도는 같습니다. 전류는 표면 근처의 에미터로부터 게이트 아래를 지나, 뒷편의 콜렉터 컨택으로 흐릅니다.

 

S-Pisces는 EPROM, EEPROM, FLASH EEPROM 셀의 시뮬레이션을 지원하기 위한 모델을 포함합니다. 핫-캐리어 주입과 Fowler-Nordheim 터널링을 이용하여 플로팅 게이트를 충전/방전합니다. 위 그림은 프로그래밍에 앞서, FLASH EEPROM 셀의 전위와 이온화 율을 나타냅니다. 합성 구조는 Athena에 자동으로 임포트됩니다.

 

위의 세 그림은 EEPROM 소자 디자인의 곡선을 나타냅니다. 프로그래밍 시간과 드레인 전압의 비교, 삭제 시간과 게이트 산화막의 두께 비교, punchthrough를 보여주는 프로그래밍 ID/VDS 곡선을 나타냅니다.

 

High-k Dielectrics

원격 쿨롱 산란 및 원격 음향 양자 산란에 기인하는 high-k 물질에 대한 이동도 감소.

 

Breakdown Analysis

다중 보호 고리 구조(multiple guard ring structure)를 이용하여, 파워 소자의 항복 전압을 향상시킵니다. S-Pisces는 플로팅 영역을 시뮬레이션하여, 보호 고리의 수와 구조를 최적화합니다. 위 그림은 두 개의 보호 고리를 갖는 구조를 나타냅니다. 이것은 전위 분포를 확장하여, 전기장을 감소시키고, 항복 전압을 증가시킵니다. 원통형 대칭 구조를 이용하여, 3D 보호 고리의 구조를 모델링합니다. 항복 전압을 증가시키기 위하여 플로팅 필드 플레이트(floating field plate)를 사용하기도 합니다. EPROM 플로팅 게이트와 유사한 모델을 사용하여 S-Pisces에서 시뮬레이션할 수 있습니다.

 

Strained Silicon MOS

SiGe에서 스트레인드 실리콘(strained silicon)의 내부/수직 전자 이동도 비교

 

기술 사양

S-Pisces는 일반적인 비평면 2D 실리콘 기반 소자 구조에 대해 DC, AC, 타임-도메인 솔루션을 게산합니다. 소자 구조는 사용자가 지정하거나, Athena같은 공정 시뮬레이터의 출력에서 지정할 수 있습니다. S-Pisces는 드리프트-확산과 에너지-밸런스 전송 모델을 통합하여, 고급 이동도 모델을 다수 제공합니다. S-Pisces는 Shockley-Read-Hall 및 Auger 조합, 밴드갭 축소, 임팩트 이온화, 밴드-투-밴드 터널링, Fowler-Nordheim 터널링, 논-로컬 터널링, 핫-캐리어 주입, Ohmic 및 Schottky 컨택, 플로팅 게이트에 대한 모델을 포함합니다.

Rev. 111313_09