Silvaco Cello™는 디지털 셀 라이브러리 생성 및 최적화를 수행하는, 업계에서 가장 다용도로 사용하기 쉬운 통합 솔루션입니다. 디지털 CMOS IC 설계에서 프로세스 마이그레이션 뿐만이 아니라 커스텀 디지털 셀 라이브러리 생성, 대체 소자 모델, 디자인 룰, 셀 구조가 주는 영향의 분석이 가능합니다.

Silvaco Cello는 모든 디지털 라이브러리 셀의 특성을 개별적으로 제어하고 변경할 수 있으므로 셀 파라미터를 정확하게 조정하여 엄격한 설계 요구 사항을 충족할 수 있습니다. 

예를 들어, 트랜지스터의 크기, 드라이브의 세부 설정, 셀 row의 높이를 설정함으로써 전력 소비, 주파수, 영역 간의 트레이드오프를 제어할 수 있습니다. 사용자는 권장 규칙과 필수 규칙 간에 DFM 트레이드오프의 균형을 잡고 셀 총 면적의 확대 없이 레이아웃을 최적화할 수 있습니다.

Silvaco Cello는 표준 셀 라이브러리의 생성 및 특성화에 필요한 툴이 포함됩니다. 또, 기존의 설계 플로우를 보완하여, physical synthesis tool에 필요한 모든 보기 기능을 제공합니다.

주요 기능 및 장점

  • 지능형 라이브러리 플래너는 최소한의 데이터 입력으로 빠르고 쉽게 설계 공간을 탐색할 수 있으며, 이를 통해 애플리케이션에 적합한 라이브러리를 최단 시간에 정의, 생성 가능
  • 공정 기술 및 파운드리 디자인 규칙을 신속하게 설정 및 통합함으로써, 초기 단계에서 DRC 클린 레이아웃을 생성 가능
  • 모든 복잡한 룰과 라우팅 제한을 고려하면서 표준 셀의 라우팅을 실시하는 기능을 갖춘 고도의 라우팅 엔진에 의해 28nm 이하의 공정 노드에서 자원 활용을 극대화
  • 주변과의 미묘한 간격이나 enclosure 룰, 권장 형상 패턴, 이중 패턴 내부 연결의 지원을 포함하여 14nm까지 지원하는 첨단 공정 기술
  • FinFET 및 기타 비평면 기술에 대한 개별 트랜지스터 크기 조정
  • 컴퓨팅 리소스 수에 따라 선형적인 실행 시간 단축을 가능하게 하는 확장 가능한 병렬 처리
  • 내장 SPICE 시뮬레이터 (SmartSpice™)와 타사의 SPICE 시뮬레이터 및 기생 추출 엔진을 선택적으로 통합 가능
  • 타사의 주요 DFM, DRC, LVS 검증 툴과의 통합을 통해 정확한 sign-off 레이아웃을 보장하고 기존 플로우의 분단을 최소화
  • GDSII 또는 세밀한 드라이브 기능과 skew가 고려 된 자동 생성 레이아웃을 사용하여 footprint-compatible cell을 생성하여 후 공정의 고속화, 파워 최적화를 실현
  • 고급 레이아웃 마이그레이션 플로우
    • 생산성을 대폭 향상
    • 셀 라이브러리 전체를 다양한 공정 기술 또는 셀 구조로 전환
    • 셀 서식을 사용하여 미리 정의된 형상, 라우팅 파라미터, 트랙 높이, 게이트 피치, P/N 비율, 파워 레일의 크기 및 위치 등을 설정
    • 트랜지스터의 크기를 변경하여 새로운 템플릿 또는 드라이브의 요구 사항을 충족시킨 low leakage 어플리케이션에 필요한 다른 게이트 길이 생성 가능
    • 다양한 레이아웃 마이그레이션 방법론에 대응
  • 기존 플로우에 실바코 Cello을 통합하기 위해 유연성을 가진 스크립트 인터페이스를 지원하고 반복 루프를 통해 디자인 목표 검색을 수행

일반 기능

셀 영역 및 기생의 영향을 최소한으로 억제하는, 뛰어난 최적화 알고리즘을 사용하는 완전 자동 레이아웃 토폴로지 생성. 최적화는 다음을 포함합니다:

  • 자동 입력 신호 핀의 최적인 배열
  • 최적의 확산층 스트립 레이아웃
  • 내장의 트랜지스터 사이징 알고리즘 및 논리 최적화를 포함하는 재지정 옵션에 의한 트랜지스터 넷리스트 합성
  • 적응형 또는 사용자가 강제로 적용하는 권장 규칙 및 와이어의 확산으로 DFM을 개선
  • 고도로 파라미터화 된 레이아웃 기본 지원으로 사용자 정의 가능한 토폴로지 생성:
    • Contact 및 contact arrays
    • 단일(Single) 및 접힌(folded) 트랜지스터 구성
    • 라우팅 기본 설정 및 패턴 제한/허용
    • 입력 및 출력 포트의 가이드와 차단
  • 고급 독점적 컴팩션 엔진(compaction engine):
    • Layout-to-layout의 2D 컴팩션 엔진
    • 180nm에서 14nm까지의 기술 노드에 대응
    • 가장 일반적인 디자인 룰을 기술하기 쉬운 인터페이스
    • Python 언어로 기술된 API는 강력한 규칙 기술에 의해, 14nm 이하의 기술로 사용자 정의 디자인 규칙의 코딩이 가능
  • 다음을 사용하여 SPICE 시뮬레이션 및 레이아웃 생성의 확장 가능한 병렬 실행:
    • LSF™ from Platform Computing®
    • SUN® Grid Engine (SGE)
    • Multi- 및 single-threaded 처리
  • 다음을 포함한 내장 검증:
    • 레이아웃의 수식에 대한 공식 검증
    • 타이밍 및 파워 모델의 상세한 검증
    • 각종 품질 보증을위한 외부 물리적 검증 도구와 인터페이스
    • 외부 검증 도구를 통한 DFM 분석 및 평가

셀 유형

  • 버퍼 (inverting, non-inverting, clock)
  • Boolean 조합 (AND, OR, NAND, NOR, AOI, OAI, OA, AO, MUX)
  • 산술 논리 셀 (XOR, full-adder, half-adder)
  • 순차 (모든 조합의 scan input, set 및 reset, latche, clock-gate, D-타입 플립-플롭)
  • 물리적 셀 등 (tie 셀, filler 셀, 안테나, 다이오드, ECO 게이트)
  • Boolean 함수를 기반으로 한 사용자 정의의 복잡한 게이트
  • SPICE 넷리스트의 사용자 정의 셀

 

입력

• 파운드리에서 제공된 트랜지스터 모델
• 파운드리의 디자인 룰을 포함한 Silvaco Technology Language 파일

출력

• CCS, ECSM, NLDM/NLPM 데이터를 가진 Liberty (.lib) 형식의 라이브러리
• Verilog® 및 SPICE 넷리스트s
• LEF (Library Exchange Format)
• GDSII (Graphics Design System II) 셀 레이아웃
• HTML 및 PDF 형식의 Library 데이터 북
• 셀 스키매틱
• Open Access 데이터베이스
• VITAL

지원 플랫폼

• Redhat Linux® x86 및 x86_64

XOR2_X1 AOI22_X1
XOR2 셀 샘플 (FreePDK15) AOI22 셀 샘플 (FreePDK15)