제품 개요

실바코는 TCAD-to-Signoff 툴에 이르는 다양한 용도를 위한 광범위한 제품군을 제공하고 있습니다:

  • 디스플레이: TFT, LCD, OLED
  • 파워 (고전압/고전류): DMOS, IGBT, SiC, GaN, 스위칭 레귤레이션
  • 신뢰성: SEE (Soft-error reliability), 방사선 (총 도스), 에이징 (NBTI, HCI)
  • 광학: CCD, CIS, 레이저
  • 고급 공정 개발: FinFET, FDSOI, 3D NAND 플래쉬
  • 아날로그, 고속 I/O 디자인: PLL, ADC, SERDES
  • 기초 라이브러리, 메모리 설계: 표준 셀, SRAM, DRAM, 플래쉬

실바코의 핵심 제품은 여섯 개의 폭넓은 영역을 포함합니다: 2D/3D TCAD, 3D RC 추출, SPICE 모델 추출, 커스텀 디자인, 특성화, SPICE 시뮬레이션, 변이 해석, 추출된 넷리스트의 분석 및 리덕션, 전원 무결성 사인오프 및 IP로 분류됩니다. 주요 제품과 기능은 다음과 같습니다:

Product Bridge Custom Design Variation Analysis Power Integrity 3D RCX TCAD SIPware SPICE Simulation Utmost IV Characterization Techmodeler Xena
  • 블록 레벨 (아날로그, SRAM, 커스텀 디지털)에서 풀 칩 레벨에 이르는 Power integrity signoff (파워 분석, EM/IR 분석, 열 분석- InVar)
  • 풀 커스텀 설계 플로우 (스키매틱 입력, 레이아웃, 시뮬레이션, 검증 포함)
  • 아날로그/믹스드 시그널, HV, BCD, CIS의 각 프로세스에 대한 대응을 특히 중시하는 수많은 파운드리를 커버하는 폭넓은 제품군을 갖춘 PDK
  • 16nm / 10nm FinFET을 위한 병렬 SPICE 시뮬레이터 (FastSPICE 응용 프로그램 지원)
  • 고속 Monte Carlo 분석, 로컬 불일치 분석, 통계적 코너 분석, 하이 시그마 분석 및 표준 셀 라이브러리의 통계적 검증이 가능한 변이 해석 설계 툴
  • parasitic 축소, 설계 분석/검증, parasitic을 포함 넷리스트의 비교를 수행하는 넷리스트 분석 및 축소 툴
  • 표준 셀과 SRAM 특성 분석 환경의 자동화
  • 3D parasitic RC 추출 툴을 사용하여 정밀한 FinFET SRAM의 특성 추출
  • SHiSIM_HV(파워 디바이스용) 및 UOTFT(유기/산화물 TFT용)을 포함한 대형 모델에 대응하는 SPICE 모델링
  • TFT 디스플레이를 위한 pixel/interconnect의 기생 RC 추출
  • 다양한 용도로 사용가능한 3D TCAD 제품 (FinFET 프로토 타입 멀티셀 IGBT의 대규모 병렬 시뮬레이션, 트렌치 MOS 파워 소자 및 CMOS 이미지 센서에 대한 높은 견고성과 안정성을 갖춘 산화 시뮬레이션, SiC/GaN의 높이 정밀도 시뮬레이션, 3D NAND 플래시 메모리 및 STT MRAM의 앞선 etch, SEE 및 총 도즈량의 신뢰성 시뮬레이션 등)

아래의 그림은 실바코 제품을 실현하는 TCAD-to-Signoff 플로우를 시각화 한 것입니다. 이것은 TCAD 공정 시뮬레이션에서 시작하는 플로우를 포함합니다 (레이아웃 데이터의 구조 생성도 가능합니다). TCAD 소자 시뮬레이션을 이용하여 소자 특성(IV/CV) 데이터를 생성하고, 이 데이터를 SPICE 모델 특성화 툴의 입력 데이터로 사용하여 크기에 상관없이 확장 가능한 모델 또는 매크로 모델을 생성하여 SPICE 회로 시뮬레이터에서 사용할 수 있습니다. 이것은 플로우에서 공정 개발/통합 측면을 포함합니다.

설계 측면에서 플로우는 스키매틱 또는 넷리스트를 시작해 스키매틱/넷리스트 기반의 레이아웃을 실행할 수 있습니다. 레이아웃은 룰 기반의 추출 툴을 통해 추출하거나 정밀 분석이 필요한 경우 3D RC 추출기를 통해 추출할 수 있습니다. 넷리스트를 추출하면, 모델 파일과 함께 회로 시뮬레이션을 실시합니다. 프로세스 편차를 처리하기 위해 보다 강력한 설계가 가능합니다. 빠른 실행을 실현하기 위해 정확도와 감소의 트레이드 오프를 제어하면서 최적화 된 추출 넷리스트를 사용할 수 있습니다. 설계의 최종 단계에서는 DRC/LVS 위반을 레이아웃 설계 검증과 EM/IR/열 분석에 의해 power integrity을 검증하고 사인 오프합니다. 이 플로우의 모든 단계를 수행하여 제조 주기에 들어가기 이전에 시뮬레이터 및 분석 도구를 활용하여 설계 및 검증할 수 있습니다. 실제 측정 데이터는 공정 기술의 개발 주기가 진행되는 과정에서 사용할 수 있으므로 시뮬레이션 데이터와 측정 데이터를 결합하여 플로우의 각 단계를 보강할 수 있습니다. 예를 들어, 측정 된 데이터를 사용하여 TCAD 시뮬레이션을 보정하거나 SPICE 모델 추출 등을 할 수 있습니다. "TCAD-to-Signoff" 통합 플로우에 실바코의 통계 분석 툴과 DOE(design-of-experiments) 툴을 통합시켜, 경로 탐색 분석, what-if 시나리오 분석, 최적화에 사용할 수 있습니다.