Place and Route Design Flow

Spider™는 주된 방법의 물리적 설계와 구현을 위해, 넷리스트에서 GDSII에 이르는 배치 및 배선 디자인 플로우를 제공합니다.

주요 특징

  • 물리적 디자인 플로우복수의 레이어를 설계하여 고객의 tapeout 요구 사항을 충족시키기 위한 확장성과 유연성을 보장합니다.
  • 고급 기능 직접 데이터베이스 시스템은 시간을 낭비하는 데이터 가져오기/내보내기 포맷 변환을 방지하여, 디자인 데이터 및 파라미터의 제한없이 바로 리뷰 및 편집이 가능합니다.
  • 합성(Synthesis) 지원 업계 표준 포맷에 대한 지원으로 서드-파티 툴 및 기존 데이터를 통합합니다
  • Mixed-Signal의 플로어플랜 지원 자동 배치 및 “가상” 분석으로, 타이밍 및 면적에 대한 조기 평가와 최종 데이터에 대한 예측이 가능합니다.
  • 배치 최적화 넷의 길이를 자동으로 최소화하는 타이밍-드리븐 알고리즘으로 셀의 배치를 최적화합니다.
  • 자동 CTS 클록 트리(Clock Tree) 및 하이 팬아웃 넷(High Fanout Net)의 합성이 가능합니다.
  • Deep Sub-Micron (DSM) 타이밍 드리븐 배선 비용효율적인 서버 팜에서 실행됩니다.
  • RC & 타이밍 추출 SPICE 및 RC 추출 엔진을 내장하여, 외부 툴이 불필요합니다.

물리적 디자인 플로우

  • 복수의 레이어를 설계할 수 있는 물리적인 레이아웃
  • 레이아웃을 생성하는 코딩 기능을 갖춘 사용자 정의 파라미터
  • 게이트-어레이, 구조화(structured)-ASIC, 스탠더드-셀 SoC 디자인 스타일 지원
  • 디자인 공정의 모든 측면을 용이하게 제어
  • 리뷰의 편의를 위해 넷을 하이라이트 처리

고급 기능 및 RC & 타이밍 추출

  • 직접 데이터베이스 시스템은 시간을 낭비하는 가져오기/내보내기를 방지하여, 디자인 데이터 및 파라미터를 제한없이 리뷰 및 편집할 수 있게 합니다.
  • Self-Checking Correct-by-Construction Methodology는 외부 점검없이 잠재적인 문제점을 경고합니다.
  • 런타임 자동화를 위해 “재생” 스크립트로 GUI 및 커맨드-라인 인터페이스
  • SPICE 및 RC 추출 엔진 내장

합성(Synthesis) 지원

  • 타이밍 컨버전스를 지원하기 위해 버퍼 및 인버터를 자동으로 합성
  • 타이밍-드리븐 Verilog 및 DEF 기반 플로우를 통하여, 외부 서드-파티 로직과 물리적인 합성 툴을 통합
  • verilog 넷리스트, SDC/SDF 타이밍 제약 및 Liberty .lib 타이밍 모델을 도입
  • LEF/DEF 물리/테크놀로지 라이브러리와 디자인 교환 포맷 지원

플로어플랜

  • 넷리스트에 따른 실시간 레이아웃 및 ECO 공정이 온라인의 독립적인 검증 및 정정 기능으로 무결점 접속성 제어 보장
  • 내장된 넷리스트, 제약, 라이브러리, 데이터베이스의 체크/정정 기능으로, 유효한 배치 배선 시작 조건 및 업데이트 보장
  • 자동 디자인 분할과 영역 제어 플로어플랜으로 논리 계층형 넷리스트 관리
  • 칩 및 매크로 전원의 플랜 및 생성으로 패드프레임 생성
  • 활용도 자동 추정 및 가로세로의 비율(aspect ratio) 제어
  • 직선형 지원 등, 배치 배선에 대한 방해 제어 기능
  • 플로어플랜 중에 기울어진 플라이라인을 나타내어, 혼잡도를 정확하게 최소화하도록 블록을 배치

배치 최적화

  • 넷의 길이를 자동으로 최소화하는 타이밍-드리븐 알고리즘으로 셀의 배치 최적화
  • 배치의 혼잡도를 나타내는 2D 맵
  • 크기 및 인스턴스로 제어되는 클러스터링
  • 배치 전략을 프로그래밍할 수 있으므로, 프리폼(free-form)과 데이터패스같은 셀을 혼합하여 배치 가능

자동 CTS

  • 클록 트리(Clock Tree) 및 하이 팬아웃 넷(High Fanout Net) 합성 가능
  • 삽입 지연, skew, inter-clock skew를 자동으로 최적화
  • 지연, 천이, skew, 부하 넷에 대해 세부 내용 제공

배선

  • 스탠더드 셀 및 패드프레임을 자동으로 배치
  • Deep Sub-Micron (DSM) 디자인 룰 지원
  • 디자인 룰에 따른 실시간 레이아웃 및 ECO 공정이 온라인의 독립적인 검증 및 정정 기능으로 무결점 기하학적 디자인 보장
  • 고도의 자동 립-업(rip-up) 및 재배선을 위해, 전체 디자인 또는 영역에 대한 배치 배선을 다시 실행할 필요없이 특정 넷을 지정
  • 프로그래밍할 수 있는 자동화된 외형, 내장 블록, 링, 스트랩, 레일 라우터 등으로 전원 및 그라운드 설계 및 편집이 용이
  • 고급 배치 배선 에디터에 의해 전원 및 그라운드 또는 신호 넷을 대화형 방식으로 쉽게 편집
  • 배선 시에 스냅, 선택, 분할, 이동, 코너 추가 및 레이어 변경을 신속하고 간단하게 처리

사용하기 쉬운 솔루션

  • 손쉬운 “가상” 플로어플랜 분석 및 자동 레이아웃 생성
  • 강력한 UPI 및 스크립트로 매크로 및 고급 커스텀 자동 환경을 생성하며, 매크로 자동화로 반복적인 작업을 단순화
  • 디자인 플로우 중 언제든지, 셀의 치환 및 넷리스트의 업데이트 용이
  • 오브젝트 스냅 기능으로 탑-레벨 어셈블리 및 플랜 단순화

배선 예의 스크린 샷.

Spider Place & Route Design Flow

  • 인터페이스 – script, macros and GUI
  • 입/출력 – GDSII, EDIF, verilog, LEF, DEF, Liberty .lib, SPICE, DSPF, SDF, SDC

Rev. 042513_12