셀 라이브러리 특성화, 대규모 코어 STA, Verilog 시뮬레이션, 장애 분석, 배치 및 루트를 위한 Digital 도구를 제공합니다.

HyperFault

HyperFaultMixed-Level Fault Simulator. Verilog IEEE-1364-2001 규격의 Verilog 장애 시뮬레이터로서 장애를 검출하는 테스트 벡터의 성능을 분석. SDF 타이밍으로 게이트, 행동, 스위치로 구성된 믹스드 레벨을 지원합니다.

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Catalyst AD

Catalyst DASPICE Netlist to Verilog Gates Converter. 트랜지스터 레벨의 설계를 verilog 게이트 레벨의 표현으로 변환하는 프리미어 툴로서, 마이크로프로세서, DSP, 그래픽, 고속 통신 시장에 적용합니다.

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Spider

SpiderPlace and Route Design Flow. 주된 방법의 물리적 설계와 구현을 위해, 넷리스트에서 GDSII에 이르는 배치 및 배선 디자인 플로우를 제공합니다.

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Silos

SILOSVerilog Simulator. 사용하기 쉬운 IEEE-1364-2001 규격의 Verilog 시뮬레이터. 1986년 이래 업계 표준으로서, 강력한 대화형 디버깅 기능으로 FPGA, PLD, ASIC, 커스텀 디지털 디자인을 위해 오늘날 가장 생산적인 디자인 환경을 제공합니다.

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Catalyst DA

Catalyst ADVerilog Netlist to SPICE Netlist Converter. Verilig 구조 넷리스트를 레이아웃 검증 또는 SPICE 시뮬레이션에 사용할 수 있도록, 동일한 SPICE 포맷 넷리스트로 변환합니다.

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Rev. 031512_07