HyperFault

Mixed-Level Fault Simulator

HyperFault는 IEEE-1364-2001 규격의 Verilog 장애 시뮬레이터로서 장애를 검출하는 테스트 벡터의 성능을 분석합니다. SDF 타이밍으로 게이트, 행동, 스위치로 구성된 믹스드 레벨을 지원합니다.

주요 특징

• Verilog HDL IEEE 1364-2001 규격의 장애 시뮬레이터입니다.
• 게이트, 행동, 스위치 소자로 구성된 믹스드 레벨 장애 시뮬레이션을 위해 표준 Verilog 소스 파일과 라이브러리를 사용합니다.
• 인터커넥트 장애를 찾는 동안 BIST, ATPG를 보완합니다.
• 멀티-패스에 의한 효율적인 동시 장애 시뮬레이션 알고리즘은 반복적으로 장애를 정리하여, 최적의 메모리 할당 및 탁월한 런타임 퍼포먼스를 제공합니다.
• 대규모 디자인을 빠르게 평가하기 위하여, 디자인 자동 분할은 로드 밸런싱과 함께 분산 CPU를 지원합니다.
• 장애 평가 모델은 고착된 고/저 입출력 장애를 포함합니다.
• 전체 시간 장애 시뮬레이션은 포스트-루트(post-route) 지연 분석을 위해 SDF 백-애노테이션을 지원합니다.

Rev 102207_12