CatalystAD

SPICE Netlist to Verilog Gates Converter

트랜지스터 레벨의 설계를 verilog 게이트 레벨의 표현으로 변환하는 프리미어 툴로서, 마이크로프로세서, DSP, 그래픽, 고속 통신 시장에 적용됩니다.

주요 특징

• 트랜지스터 넷리스트로부터 게이트 레벨 verilog 넷리스트 및 모델을 생성하기 위한 자동화 솔루션을 제공합니다.
• 디자인의 재사용 및 마이그레이션을 위해, 기존 하드 IP 및 커스텀 로직을 리버스-엔지니어링하는데 이상적입니다.
• HSPICE™/SPECTRE™, DSPF의 계층형 또는 플랫 넷리스트를 지원합니다.
• 모든 종류의 CMOS/SOI 설계 방식을 처리합니다(standard cell, custom, static, dynamic, combinational, sequential, domino, footed, footless, self-timed, post-charged, cascode, DCVS, pass transistor, barrel-shifters, cross-bar switching structures, m-of-n logic trees 등).
• 수십만 개의 병렬 경로를 포함하는 24개 이상 입력의 와이드 fan-in pass-gate, 스니크 경로(sneak path) 및 출력 경로의 깊이에 대해 적절한 모델링을 제어합니다.
• CatalystAD는 AccuCore와 함께 완벽한 검증 및 타이밍 모델링 솔루션을 제시합니다.

Rev. 010609_03