컴파일한 Verilog-A 언어는 SmartSpice와 결합하여 회로 설계자와 모델 개발자에게 복잡한 아날로그, 믹스드-시그널 회로 및 모델의 설계 및 검증을 위해 사용하기 쉽고 포괄적인 환경을 제공합니다.

주요 특징

• SmartSpice Verilog-A 런타임 성능은 C-컴파일한 ADMS 모델의 2배 이내
• 아날로그, 믹스드-시그널 설계에 대해 행동 모델링을 통한 햐향식 설계 및 상향식 검증을 지원
• 콤팩트 모델 엔지니어는 어떤 반도체 기술에 대해서도 독자적인 모델을 쉽게 개발 가능
• 실행가능한 사양은 아날로그 엔지니어와 디지털 엔지니어를 단일 디자인 프로젝트에서 연결 가능
• 아날로그 IP 배포 및 평가를 위해 암호화 전체/부분 및 바이너리 파일을 통하여 안전한 전달 방식 제공

Rev. 041410_30